1. 研究目的与意义
随着科技的不断发展，人们对电子元器件提出了更高的要求，需要更加小型化、功能完善的电子设备，这样集成电路就应运而生了。
其中，在数字集成电路后端设计中，主要需满足时序及绕线两方面的要求。
在平面布局设计中，应尽量满足DRC（design rule check），以减小阻塞（congestion），增加利用率（utilization），才能设计出面积小且功耗低的芯片。
2. 课题关键问题和重难点
本课题的关键问题是绕线后的DRC类型很多，一般常见的有short，diff net space，same net spacin，end of line spacing，antenna violations，odd cycle pattern（先进工艺double pattern相关DRC），这就导致了ICC2工具无法完成全部的自动化修复，需要手动进行解决。
DRC数量可以从几个到几万个甚至更多，根据不同的数量级，也有不同的处理方法。
在项目前期，还可以通过调整平面布局等措施进行修复，如果是在项目后期则没有调整空间，还需要通过脚本来减少DRC。
3. 国内外研究现状（文献综述）
数字后端设计又称物理设计，将网标格式的文本转化成一个个有物理大小和位置的单元、连线。
并且在实现过程中要满足面积、功耗、性能等要求。
业界主流的后端工具来自synopsys、cadence两家公司，虽然两家公司工具不同但是基本流程相似。
4. 研究方案
对DRC进行分类，对同一类型的DRC，分别尝试不同的自动修复和手动修复的方法，记录修复前后的DRC数量，进行比较，进一步找出这一类型的DRC所对应的最有效的减少方法。
再对其他类型的DRC重复进行上述操作，以得到有效解决各种类型DRC的方法。
5. 工作计划
第1周：下载任务书完成审题，查找文献。
第2周：完成文献的翻译，撰写开题报告，经导师确认后上传。
第3周：熟悉Linux基础操作，掌握Tile Builder和ICC2的基础使用方法。
